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Tunneling Current of Sub-10 nm Asymmetric Double Gate MOSFET for Channel Doping Concentration
Tunneling Current of Sub-10 nm Asymmetric Double Gate MOSFET for Channel Doping Concentration
Journal of the Korea Institute of Information and Communication Engineering. 2015. Jul, 19(7): 1617-1622
Copyright © 2015, The Korean Institute of Information and Commucation Engineering
This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/li-censes/by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.
  • Received : May 06, 2015
  • Accepted : July 06, 2015
  • Published : July 31, 2015
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학기 정
hkjung@kunsan.ac.kr

Abstract
본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 채널도핑농도 변화에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자 한다. 채널길이가 10 nm이하로 감소하면 차단전류에서 터널링 전류의 비율이 문턱전압이하 영역에서 차지하는 비율이 증가하게 된다. 비록 비대칭 이중게이트 MOSFET가 단채널효과를 감소시키기 위하여 개발되었을지라도 10 nm 이하에서 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 채널도핑농도의 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 열방사 전류와 터널링 전류로 구성된 차단전류를 구하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 WKB(Wentzel- Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 채널도핑농도에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 상하단 게이트 산화막 및 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.
Keywords
Ⅰ. 서 론
최근 모바일기기의 확산 및 장치의 소형화를 위한 노력은 기업체의 이익창출에 가장 중요한 요소가 되고 있다. 그러므로 각 기업체 및 연구기관에서는 기기의 소형화에 연구를 집중하고 있다. 기기의 소형화는 결국 집적회로의 소형화가 필수적이므로 집적회로에 사용되는 트랜지스터의 소형화에 연구를 집중하고 있다. 기존의 CMOSFET 구조는 10 nm 이하의 채널길이를 가질 경우, 심각한 단채널 효과에 의하여 문턱전압이하 스윙의 저하, 문턱전압의 이동 등 2차효과가 발생하게 된다. 이러한 2차효과는 트랜지스터 특성을 저해하여 집적회로에서의 응용을 불가능하게 한다. 특히 단채널에서 필연적으로 발생하는 터널링 전류의 증가는 문턱 전압이하 전류를 증가시켜 OFF상태에서 전력소비를 증가시키는 문제점을 나타내고 있다. 이를 보완하기 위하여 개발되고 있는 소자가 다중게이트 MOSFET이며 다중게이트 MOSFET의 경우, 다수의 게이트 단자에서 채널 내 캐리어를 제어하므로 문턱전압이하 특성이 개선되는 장점을 나타내고 있다 [1 , 2] . 본 연구에서는 다중 게이트 MOSFET중 가장 간단한 구조인 이중게이트 MOSFET의 경우, 전체 문턱전압이하 전류 중 터널링 전류가 차지하는 비율을 채널도핑농도에 따라 분석하고자 한다. 특히 본 연구에서는 비대칭 이중게이트 MOSFET에 대하여 분석할 것이며 상하단 게이트 전압 및 산화막 두께를 달리 제작할 수 있다는 비대칭 이중게이트 MOSFET의 장점에 따라, 채널길이 및 두께뿐만이 아니라 게이트 전압 및 게이트 산화막 두께를 파라미터로 채널도핑농도에 따른 터널링 전류의 변화를 관찰할 것이다.
열방사 전류 및 터널링 전류를 계산하기 위하여 포아송 방정식을 이용한 해석학적 전위분포를 Ding 등의 모델을 이용하여 구할 것이다 [3] . Ding 등은 일정한 전하분포를 이용하였으나 본 연구에서는 전하분포로 도핑 분포함수로 가장 실험값에 근사한 가우스 분포함수를 이용하였다. 터널링 확률함수로는 수 나노미터까지 합당하게 사용가능한 WKB (Wentzel- Kramers-Brillouin) 근사를 이용하였다 [4] .
이와 같이 구한 터널링 전류가 전체 차단전류 중에 차지하는 비율을 가우스분포함수가 최대, 즉, 최대 채널도핑농도 변화에 대하여 관찰함으로써 10 nm이하 비대칭 이중게이트 MOSFET에서 터털링 전류의 중요성을 관찰할 것이다.
2장에서는 비대칭 이중게이트 MOSFET의 차단전류를 구성하는 열방사 전류와 터널링 전류에 대하여 설명할 것이며 3장에서는 차단전류중 터널링전류가 차지하는 비율을 채널의 최대 도핑농도에 따라 고찰할 것이다. 4장에서 결론을 맺는다.
Ⅱ. 비대칭 이중게이트 MOSFET의 터널링 전류 모델
그림 1 에 포텐셜에너지에 대한 터널링 전류 Itunn 및 열방사 전류 Ither 의 관계를 포함한 비대칭 이중게이트 MOSFET의 개략도를 도시하였다. 그림 1 에서 알 수 있듯이 차단전류는 열방사 전류와 터널링전류로 구성되며 채널길이가 짧아질수록 포텐셜에너지분포의 폭이 좁아져 터널링전류가 급격히 상승하게 된다. 먼저 포아송방정식을 이용하여 전위분포를 구한다.
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비대칭 이중게이트 MOSFET의 개략도 Fig. 1 Schematic sectional diagram of asymmetric double gate MOSFET
여기서 ϵsi 는 실리콘의 유전율, Rp 는 이온주입범위, σp 는 분포편차이며 Np 는 최대도핑농도이다. 이때 Ding 등이 사용한 경계조건을 이용하여 식 (1)을 풀면 다음과 같은 급수형태의 전위분포를 구할 수 있다.
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여기서 n 은 정수, kn = / Lg 이며 Vs 는 소스 전압, Vd 는 드레인 전압, An ( x )에 나타나는 상수는 참고문헌 [5] 에 표기하였다.
열방사 전류는 랜덤하게 운동하는 전자들의 1/6이 소스에서 드레인으로 향할 것이며 단위시간당 tsiW 의 면적을 갖는 드레인에 도착하는 전자의 수를 이용하여 구하면 다음과 같이 구할 수 있다 [6] .
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여기서 T 는 절대온도, k 는 볼츠만상수, vth 는 전자의 열속도이다. 식 (4)에서 x xeff 값을 대치시킨다. xeff 는 전도중심으로써 전하가 소스에서 드레인으로 이동하는 통로의 대표값이다. 이때 y min 은 산화막과 채널의 경계면에서 구한 전위값이 최소가 될 때 y 값이다. 터널링 전류는 WKB 근사를 이용하여 구한다. WKB 근사는 양자역학적 근사와 비교할 때 그 차이가 무시할 수 있을 정도이므로 유용한 근사라고 입증되었다 [7] . 이와 같이 구한 터널링 전류는 다음과 같다.
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이다. 여기서 Efm 은 소스와 드레인부분의 페르미에너지이며 식 (6)에서 기호 t l 은 각각 횡방향과 종방향에 해당하는 값을 의미한다. 여기서 vtht vthl 은 각각 횡방향과 종방향의 열전자 속도이다. 총 차단 전류는
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이다. 본 연구에서는 식 (8)을 이용하여 총 차단 전류를 구하고 채널도핑농도에 따라 터널링 전류의 비율을 구하고 이의 변화를 고찰할 것이다.
Ⅲ. 비대칭 DGMOSFET의 채널도핑농도에 따른 터널링 전류의 변화
식 (4)와 식 (6)의 타당성은 이미 발표한 논문에서 입증하였으므로 [8] 본 연구에서는 식 (4)와 식 (6)을 이용하여 비대칭 이중게이트 MOSFET에 대한 열방사 전류 및 터널링 전류를 구하고 채널도핑농도에 대한 터널링 전류의 변화에 대하여 고찰 할 것이다.
동일한 상하단 게이트 산화막 두께 및 게이트 전압을 유지하면서, 채널길이를 파라미터로 구한 채널도핑농도에 대한 터널링 전류의 비율을 그림 2 에 도시하였다. 채널길이가 감소하고 도핑농도가 증가할 때 터널링 전류의 비율은 증가하였다. 그러나 채널길이에 따른 변화 경향은 상이하였다. 즉, 채널길이가 5 nm로 매우 감소하면 도핑농도가 낮을 경우에도 터널링 전류의 비율이 갑자기 상승하였으나 채널길이가 증가하여 8 nm 정도가 되면 10 18 / cm 3 이하의 채널도핑농도에서 터널링 전류의 비율은 거의 무시할 수 있을 정도로 작다가 그 이상 증가하면 비율이 갑자기 상승하였다. 즉, 채널길이 가 5 nm정도로 작을 경우 도핑농도가 10 16 / cm 3 이상으로 증가하면 터널링 전류의 비율이 매우 높고 일정하게 유지되고 있었다. 채널길이가 비교적 큰 8 nm의 경우, 채널도핑농도가 10 18 / cm 3 이하로 감소하면 터널링 전류의 비율이 매우 낮고 일정하게 유지되고 있었다. 그러므로 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 경우 채널길이와 채널도핑농도의 변화에 따라 터널링 전류의 비율은 크게 변화하는 것을 알 수 있었다. 이와 같이 채널길이가 10 nm이하의 비대칭 이중게이트 MOSFET설계에서는 차단전류 중 터널링 전류가 차지하는 비중이 채널도핑농도에 따라 매우 민감하게 변화하고 있다는 것을 알 수 있었다.
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채널길이를 파라미터로 계산한 채널도핑농도에 따른 터널링 전류의 비율 Fig. 2 The percentage of tunneling current calculated for doping concentration with a parameter of channel length
채널길이와 채널두께는 스켈링 이론에 따라 상호 변화하여야 한다. 그러므로 채널길이 뿐만이 아니라 채널두께도 단채널 효과에 큰 영향을 미치고 있다. 채널두께를 파라미터로 하여 채널도핑농도 변화에 대한 터널링 전류의 비율 변화를 그림 3 에 도시하였다. 채널길이의 경우와 달리, 저 도핑에서는 채널두께에 따라 터널링 전류의 비율이 크게 변하지 않았으나 채널도핑농도가 증가할수록 급격히 터널링 전류비율이 상승하였다. 특히 채널두께가 1 nm까지 감소하면 터널링 전류의 증가율이 채널도핑농도에 따라 급격히 상승하고 있었다. 일반적으로 비대칭 이중게이트 MOSFET의 채널은 저농도로 도핑을 시키므로 채널두께는 채널길이보다 터널링 전류비율에 미치는 영향이 감소하는 것으로 관측되고 있다. 특히 tsi / Lg 의 비율이 증가할수록 채널도핑 농도에 대한 채널두께의 영향은 감소하는 것을 알 수 있다. 채널두께가 감소하면 채널도핑농도에 따라 터널링 전류비율의 변화가 매우 민감하므로 스켈링 이론에 따라 채널두께를 감소하여야만 할 경우, 설계 시 매우 유의하여야 한다. 그러나 그림 2 그림 3 에서 알 수 있듯이 채널도핑농도가 증가하면 터널링 전류 비율이 크게 증가하는 것을 주시하라.
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채널두께를 파라미터로 계산한 채널도핑농도에 따른 터널링 전류의 비율 Fig. 3 The percentage of tunneling current calculated for doping concentration with a parameter of channel thickness
비대칭 이중게이트 MOSFET는 상하단 게이트 전압을 달리 인가할 수 있으므로 상하단 게이트 전압 변화를 파라미터로 하여 채널도핑농도에 대한 터널링 전류 비율의 변화를 관찰하였다. 그림 4 a)b)에 주어진 조건에서 상하단 게이트 전압을 파라미터로 하여 구한 채널도핑농도에 대한 터널링 전류 비율의 변화를 도시하였다. 그림 4 a)에서 알 수 있듯이 하단 게이트 전압이 증가할 수록 터널링 전류의 비율이 감소하였다. 특히 하단 게이트 전압이 0.2 V로 상단 게이트 전압보다 작을 경우 채널도핑농도와 관계없이 터널링 전류의 비율은 90 % 이상 매우 크게 나타나고 있었다. 하단게이트 전압과 상단게이트 전압이 동일한 경우에도 3 × 10 15 / cm 3 정도의 비교적 낮은 채널도핑농도에서도 터널링 전류비율이 50 % 이상인 것을 관찰할 수 있었다. 또한 하단 게이트 전압에 관계없이 채널도핑농도가 증가하면 터널링 전류의 비율은 증가하는 것으로 나타나고 있었다. 그러나 하단게이트 전압이 상단게이트 전압보다 커지면 저도핑 영역에서 터널링 전류비율을 낮게 유지할 수 있다는 것을 관찰할 수 있다. 그림 4 a)와 그림 4 b)를 비교해 보면 변화 경향은 상단 게이트 전압과 하단 게이트 전압을 상호 교환하였을 때도 동일하게 나타나고 있다는 것을 주시하라. 특히 상단 또는 하단 게이트 전압이 0.9 V 정도로 높아지면 10 16 / cm 3 이하의 저 도핑 영역에서 터널링 전류 비율은 무시할 수 있다는 것을 알 수 있다. 즉, 채널길이가 5 nm 정도로 매우 감소하였을 경우일지라도 상단 또는 하단 게이트 전압이 0.9 V 정도까지 증가하면 터널링 전류비율을 감소시킬 수 있다는 것을 알 수 있다. 그림 4 a)와 그림 4 b)는 상하단 게이트 전압이 상호 교환되었을 경우도 동일한 결과를 유도할 수 있었다. 이는 비대칭 이중게이트 MOSFET일지라도 상하단 산화막 두께를 동일하게 유지하였기 때문에 결국 대칭형의 경우와 동일한 구조를 유지하기 때문인 것이다.
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a) 하단게이트 전압 및 b) 상단게이트 전압을 파라미터로 계산한 채널도핑농도에 따른 터널링 전류의 비율 Fig. 4 The percentage of tunneling current calculated for doping concentration with parameters of a) bottom gate voltage and b) top gate voltage
이와 같이 상하단 산화막 두께변화에 대하여 터널링 전류비율도 변화한다는 것을 알 수 있었다.
그림 5 a)와 그림 5 b)에 주어진 조건에서 상단과 하단 게이트 산화막 두께를 파라미터로 하여 구한 채널도핑 농도에 대한 터널링 전류 비율의 변화를 도시하였다. 그림 5 a)에서 알 수 있듯이 상단 게이트 산화막 두께가 감소할수록 터널링 전류 비율은 증가하였으며 주어진 조건에서 10 17 / cm 3 이상의 채널도핑농도에서 터널링 전류 비율은 90 %이상으로 나타났다. 그림 5 a)와 그림 5 b)를 비교해 보면 상단과 하단 게이트 산화막 두께를 서로 교환하였을 경우, 동일한 결과를 유도할 수 있다. 이는 상단과 하단의 게이트 전압이 동일하기 때문에 나타나는 현상이다. 저 도핑 영역에서는 산화막 두께에 따라 터널링 전류비율의 변화는 거의 선형적으로 나타나며 고 도핑 영역으로 갈수록 터널링 전류의 비율이 포화되고 있었다. 그림 5 a)와 5b)에서 알 수 있듯이 비록 채널길이가 5 nm로 매우 작을 경우일지라도 산화막 두께가 증가하면 저 도핑 영역에서 터널링 전류비율을 낮게 유지할 수 있었다. 그러나 산화막 두께가 증가할 경우에도 채널도핑농도가 증가하면 터널링 전류비율은 크게 증가하는 것을 알 수 있었으며 특히 10 18 / cm 3 이상으로 채널도핑농도가 증가하면 산화막 두께에 관계없이 차단전류의 대부분이 터널링전류로 이루어지고 있다는 것을 관찰할 수 있다. 그림 5 a)와 그림 5 b)에서 알 수 있듯이 채널도핑농도가 증가하면 산화막 두께에 대한 터널링 전류비율의 변화는 무시할 수 있다는 것을 알 수 있었다. 그러나 비대칭 이중게이트 MOSFET의 경우 채널은 주로 저 농도로 도핑하므로 산화막 두께에 대한 터널링 전류 비율의 변화는 무시할 수 없을 것이다.
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a) 상단게이트 산화막 두께 및 b) 하단게이트 산화막 두께를 파라미터로 계산한 채널도핑농도에 따른 터널링 전류의 비율 Fig. 5 The percentage of tunneling current calculated for doping concentration with parameters of a) top gate oxide thickness and b) bottom gate oxide thickness
Ⅳ. 결 론
본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 채널도핑농도 변화에 대한 터널링 전류의 변화에 대하여 분석하였다. 즉, 본 연구에서는 채널길이, 채널두께, 산화막 두께 및 게이트 전압 등을 파라미터로 하여 채널도핑농도 변화에 대하여 문턱전압이하 전류 중에 터널링 전류의 비율 변화를 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 하였다. 이를 위하여 해석학적 전위분포와 WKB(Wentzel- Kramers-Brillouin) 근사를 이용 하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서 채널길이 및 채널두께가 감소할수록 터널링 전류 비율은 증가하였다. 즉, 채널길이가 감소하고 도핑농도가 증가할 때 터널링 전류의 비율은 증가하였으며 일반적으로 저 도핑 채널을 이용하므로 채널두께보다 채널길이가 터널링 전류 비율에 더욱 영향을 미치고 있다는 것을 알 수 있었다. 또한 상단 또는 하단 게이트 전압이 감소할수록 그리고 상단 또는 하단 게이트 산화막 두께가 감소할수록 터널링 전류 비율은 증가하였다. 모든 파라미터 변화에 대하여 채널도핑농도가 증가할 경우 터널링 전류 비율도 증가하는 것을 알 수 있었다. 이와 같은 연구 결과는 향후 비대칭 이중게이트 MOSFET의 설계에 이용될 수 있다고 사료된다.
BIO
정학기(Hak Kee Jung)
1983.3 아주대학교 전자공학과 B.S.
1985.3 연세대학교 전자공학과M.S.
1990.8 연세대학교전자공학과 Ph.D
1995.8 일본 오사카대학 교환교수
2005.8 호주 그리피스대학 교환교수
1990.3-현재 군산대학교 전자공학과 교수
2014.1-현재 한국정보통신학회 회장
※관심분야 : 반도체소자 시뮬레이션, 몬테칼로 시뮬레이션, 회로 및 시스템 해석 등
References
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