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Dependence of Drain Induced Barrier Lowering for Ratio of Channel Length vs. Thickness of Asymmetric Double Gate MOSFET
Dependence of Drain Induced Barrier Lowering for Ratio of Channel Length vs. Thickness of Asymmetric Double Gate MOSFET
Journal of the Korea Institute of Information and Communication Engineering. 2015. Jun, 19(6): 1399-1404
Copyright © 2015, The Korean Institute of Information and Commucation Engineering
This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/li-censes/by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.
  • Received : May 01, 2015
  • Accepted : June 08, 2015
  • Published : June 30, 2015
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학기 정
hkjung@kunsan.ac.

Abstract
본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소 현상의 변화에 대하여 분석하고자한다. 드레인 전압이 소스 측 전위장벽에 영향을 미칠 정도로 단채널을 갖는 MOSFET에서 발생하는 중요한 이차효과인 드레인 유도 장벽 감소는 문턱전압의 이동 등 트랜지스터 특성에 심각한 영향을 미친다. 드레인 유도 장벽 감소현상을 분석하기 위하여 포아송방정식으로부터 급수형태의 전위분포를 유도하였으며 차단전류가 10 -7 A/m 일 경우 비대칭 이중게이트 MOSFET의 상단게이트 전압을 문턱전압으로 정의하였다. 비대칭 이중게이트 MOSFET는 단채널 효과를 감소시키면서 채널길이 및 채널두께를 초소형화할 수 있는 장점이 있으므로 본 연구에서는 채널길이와 두께 비에 따라 드레인 유도 장벽 감소를 관찰하였다. 결과적으로 드레인 유도 장벽 감소현상은 단채널에서 크게 나타났으며 하단게이트 전압, 상하단 게이트 산화막 두께 그리고 채널도핑 농도 등에 따라 큰 영향을 받고 있다는 것을 알 수 있었다.
Keywords
Ⅰ. 서 론
반도체 소자의 핵심연구는 고속 동작 및 저 전력소비를 위한 트랜지스터의 소형화이다. 트랜지스터의 소형화는 집적회로의 생산성 향상으로 이어져 가격경쟁력까지 갖게 될 것이다. 그러나 트랜지스터의 소형화로 발생하는 이차효과는 트랜지스터 특성에 심각한 영향을 미치게 된다. 특히 문턱전압의 이동에 의한 설계의 불확실성은 집적회로의 오동작으로 이어질 것이다. 단채널 CMOSFET에서 드레인 측 전압이 소스 측 전위장벽에 영향을 미쳐 문턱전압이 감소하는 현상을 드레인 유도 장벽 감소(Drain Induced Barrier Lowering; DIBL) 라 한다. DIBL은 드레인 전압에 따라 문턱전압이 변화하기 때문에 발생하는 단채널 효과로써 채널길이 및 산화막 두께에 의한 산화막 캐패시턴스 값 등에 영향을 받는다. 그러나 기존의 CMOSFET에서는 20 nm 이하의 채널길이에서 필연적으로 DIBL이 발생하고 있으므로 이에 대한 연구가 시급한 실정이다.
이를 해결하기 위해선 기존의 CMOSFET와 다른 구조를 갖는 트랜지스터의 개발이 요구되었으며 다중게이트 MOSFET가 가장 각광받는 소자로 개발되었다 [1] . 다중게이트 MOSFET는 채널 주변에 게이트의 수를 증가시켜 채널 내 반송자의 흐름을 제어할 수 있는 능력을 향상시킨 소자로써 핀펫(FinFET) [2] , 이중게이트(Double Gate; DG) MOSFET [3] 등 여러 가지 형태로개발되고 있으나 기본적인 구조는 동일한 것으로 알려져 있다. 최근 삼성전자에서는 14 nm 핀펫 공정을 이용한 모바일 애플리케이션 프로세서(AP)를 양산하는데 성공하였으며 이 AP가 탑재된 모바일 기기의 출시되기에 이르렀다. 핀펫과 DGMOSFET는 게이트의 위치가 다를 뿐 기본적인 동작은 동일하므로 본 연구에서는 구조가 비교적 간단한 DGMOSFET의 DIBL 현상에 대하여 연구할 것이다. DGMOSFET는 대칭형과 비대칭형으로 구분되며 비대칭형의 경우 상하단 게이트 구조를 달리 제작할 수 있으므로 단채널효과를 제어할 수 있는 요소가 증가하는 장점을 지니고 있어 본 연구에서는 비대칭 DGMOSFET에 대하여 연구할 것이다.
비대칭 DGMOSFET에 대한 채널 내 전위분포는 Ding 등이 급수함수를 이용하여 해석하였으나 그들은 일정한 전하 분포를 이용하였다 [4] . 본 연구에서는 가우스분포를 이용하여 포아송방정식을 풀고 이때 급수형태의 전위분포를 유도할 것이다. 기존 CMOSFET의 스켈링 이론에 따르면 채널길이와 채널두께는 동시에 동일한 비율로 줄어야한다. 그러나 비대칭 DGMOSFET의 경우 게이트가 상하단에 존재하므로 스켈링이론에 변화가 발생할 수 있다. 그러므로 본 연구에서는 채널길이와 채널두께의 비에 따른 비대칭 DGMOSFET의 DIBL 변화를 관찰하고자 한다. 이때 하단 게이트 전압, 상하단 게이트 산화막 두께, 최대도핑농도 그리고 가우스함수의 변수인 이온주입범위의 변화를 파라미터로 사용하여 DIBL의 변화를 관찰하였다.
2장에서 급수형태의 전위분포 및 DIBL 모델에 대하여 설명할 것이며 3장에서 해당 파라미터별 채널길이와 채널두께의 비에 따른 비대칭 DGMOSFET의 DIBL 결과를 고찰할 것이다. 4장에서 결론을 맺고자 한다.
Ⅱ. 비대칭 DGMOSFET의 DIBL 모델
비대칭 이중게이트 MOSFET의 개략도를 그림 1 에 도시하였다. 그림 1 에서 알 수 있듯이 상단의 게이트 전압 vgf 와 하단의 게이트 전압 vgb 를 달리 인가할 수 있으며 이때 상하단의 산화막 두께를 각각 달리 지정할 수 있어 단채널효과를 제어할 수 있는 구조적 파라미터가 증가하는 것을 알 수 있다. 이러한 비대칭 이중게이트 MOSFET의 경우 채널길이와 채널두께의 비에 대한 드레인 유도 장벽 감소의 변화를 고찰하기 위하여 포아송방정식을 풀어 해석학적 전위분포를 구하였다. 이때 전하분포함수로는 가장 실험값에 근사한 가우스함수를 이용하였다. 먼저 식 (1)의 포아송방정식과 식 (2)의 도핑분포함수를 이용하였다.
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비대칭 이중게이트 MOSFET의 개략도 Fig. 1 Schematic sectional diagram of asymmetric double gate MOSFET
여기서 si 는 실리콘의 유전율이며 Rp 는 이온주입범위, σp 는 분포편차를 나타낸다. 이때 다음 조건과 같은 경계조건을 이용한다.
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여기서 Vs 는 소스 전압, Vd 는 드레인 전압, Vgf 는 평탄전압을 고려한 상단 게이트 전압, Vgb 는 평탄전압을 고려한 하단게이트 전압, 그리고 Cox 1 Cox 2 는 각각 상단과 하단 게이트 산화막의 커패시턴스 값이다. 식 (3)의 경계조건에서 알 수 있듯이 채널길이 Lg 와 채널두께 tsi 에 따라 상이한 전위분포를 나타낼 것이다. 특히 채널길이와 채널두께의 상호 연관관계가 중요한 요소가 된다. 경계조건을 이용하여 식 (1)을 풀면 다음과 같은 급수형태의 전위분포를 구할 수 있다 [4] .
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이며 여기서 n 은 정수, kn = n π/ Lg 이며 Vs 는 소스전압, Vd 는 드레인 전압, An ( x )에 나타나는 상수는 참고문헌 [5] 에 표기하였다.
본 연구에서는 차단전류가 채널폭 당 0.1 μA 일 때 상단 게이트 전압으로 문턱전압을 정의하였다. 랜덤하게 운동하는 전자들의 1/6이 소스에서 드레인으로 향할 것이며 단위시간당 tsiW 면적의 드레인에 도착하는 전자의 수를 이용하면
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이다. 이때 다음과 같은 전도중심 xeff [6] 값을 대입하여 차단 전류값을 구한다. 식 (6)에서 상단게이트의 표면전위 중 최소값을 갖는 ymin 값을 구하여 대입한다.
드레인 유도 장벽 감소 현상은 채널길이가 감소하면서 드레인 전압이 소스 측에 영향을 미처 소스 측 전위장벽이 감소하면서 결국 문턱전압의 감소를 나타내는 현상으로써 다음과 같이 표현할 수 있다.
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로 주어지므로 드레인 전압이 1 V일 때와 0 V일 때 문턱전압을 구하여 그 차를 구할 것이다.
본 연구에서는 상기 서술한 바와 같이 식 (7)을 이용하여 하단게이트 전압, 상하단 게이트 산화막 두께, 최대도핑농도 그리고 가우스함수의 변수인 이온주입범위 를 파라미터로 하여 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 대한 드레인 유도 장벽 감소 현상에 대하여 고찰 할 것이다.
Ⅲ. 비대칭 DGMOSFET의 DIBL에 대한 고찰
본 연구에서 제시한 문턱전압모델에 대한 타당성은 이미 발표된 논문 [7] 에서 입증되었으므로 본 연구에서 는 2장에서 제시한 DIBL 모델을 이용하여 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 대한 DIBL의 변화를 고찰할 것이다.
먼저 하단 게이트 전압을 파라미터로 하여 채널길이와 채널두께의 비에 대한 DIBL의 변화를 그림 2 에 도시하였다. Lg / tsi 이 증가하면 하단게이트 전압에 관계없이 DIBL이 현격히 감소하는 것을 관찰할 수 있다. 그러나 DIBL이 최대값을 갖는 Lg / tsi 값은 하단게이트 전압에 따라 변화하는 것을 관찰할 수 있다.
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하단 게이트전압을 파라미터로 하여 구한 Lg/tsi에 따른 DIBL의 변화 Fig. 2 The change of DIBL for Lg/tsi with a parameter of bottom gate voltage
즉, 하단 게이트 전압이 증가할수록 Lg / tsi 이 큰 값에서 DIBL의 변곡점이 발생한다. 또한 변곡점에서 최대 DIBL 값이 하단게이트 전압이 증가할수록 감소하는 것을 알 수 있다. 즉, 상대적으로 Lg / tsi 이 작은 영역에서는 채널길이가 감소할수록 DIBL이 감소하며 Lg / tsi 이 큰 영역에서는 채널길이가 증가할수록 DIBL이 증가한다는 것을 알 수 있다. 그러나 전반적으로 하단게이트 전압이 증가하면 DIBL은 감소하는 것을 관찰할 수 있다. 이와 같이 비대칭 DGMOSFET의 경우는 채널길이가 무조건 감소할 때 단채널효과에 의하여 DIBL이 증가하는 것이 아니라 채널두께와의 상관관계에 의하여 DIBL이 변화한다는 것을 알 수 있다.
최대도핑농도를 파라미터로 하여 Lg / tsi 에 대한 DIBL의 변화를 그림 3 에 도시하였다. 이때 하단게이트 전압은 0.2 V로 유지하였다. 최대도핑농도가 증가할수록 Lg / tsi 값에 관계없이 DIBL은 감소하는 것을 알 수 있다. 특히 상대적으로 최대도핑농도가 작은 경우, Lg / tsi 값이 작은 영역에서 DIBL은 매우 증가하는 것을 알 수 있다. 특히 최대도핑농도가 증가할수록 DIBL의 변곡이 발생하는 Lg / tsi 값은 감소하는 것을 알 수 있다. 그러나 최대도핑농도가 10 19 cm 3 이상으로 증가하면 DIBL값이 Lg / tsi 에 대하여 변곡이 발생하고 있지 않았다. 그림 3 에서 알 수 있듯이 Lg / tsi 이 작은 영역에서 DIBL은 크게 변화하므로 DIBL을 작게 유지하기 위하여 채널길이는 채널두께에 대하여 큰 값을 유지하여야 할 것이다. 도핑농도와 관계없이 Lg / tsi 값이 2 이상에서는 DIBL값이 100 mV/V이하로 감소하며 우수한 특성을 보이고 있다는 것을 주시하라. 이와 같이 기존 CMOSFET에서 채널도핑농도, 채널길이 및 채널두께등에 적용 가능한 스켈링 이론을 비대칭 DGMOSFET의 경우 재정립하여야 할 것이다.
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최대 채널도핑농도를 파라미터로 하여 구한 Lg/tsi에 따른 DIBL의 변화 Fig. 3 The change of DIBL for Lg/tsi with a parameter of maximum doping concentration
그림 3 에서 Lg / tsi 값이 매우 큰 영역에서는 최대도 핑농도와 관계없이 DIBL값은 거의 0에 근접함을 주시하라. 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 달리 제작할 수 있다. 그러므로 상하단 산화막 두께를 파라미터로 하여 Lg / tsi 의 변화에 대한 DIBL의 변화를 그림 4 에 도시하였다. 그림 4 에서 알 수 있듯이 Lg / tsi 에 대한 DIBL의 변화 경향은 그림 2 그림 3 과 거의 유사하다는 것을 알 수 있다. 또한 그림 4 a)와 그림 4 b)는 거의 동일한 분포를 보이고 있다. 즉, 상단의 산화막 두께변화와 하단의 산화막 두께변화는 DIBL에 미치는 영향이 동일하다는 것을 알 수 있다. DIBL이 변곡되는 Lg / tsi 값은 산화막 두께가 증가할수록 증가하는 것을 알 수 있다. 그러나 산화막 두께 변화에 관계없이 채널길이와 채널두께의 비가 1< Lg / tsi <2의 작은 영역에서 발생하고 있다는 것을 관찰할 수 있다. 변곡점 이하의 Lg / tsi 영역에서는 산화막 두께가 증가할수록 DIBL은 감소하나 변곡점 이상의 Lg / tsi 영역에서는 산화막 두께가 감소할수록 DIBL이 감소하는 것을 관찰할 수 있다. 이는 전술한 바와 같이 상단과 하단의 게이트 산화막에 대하여 동일하게 관측되고 있다. 그러나 Lg / tsi >2인 영역에서조차 산화막 두께가 증가하면 DIBL이 100 mV/V이상의 값을 갖는다는 것을 주시하여야 할 것이다.
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a) 상단 게이트 산화막 두께와 b) 하단 게이트 산화막 두께를 파라미터로 하여 구한 Lg/tsi에 따른 DIBL의 변화 Fig. 4 The change of DIBL for Lg/tsi with parameters of a) top gate oxide thickness and b) bottom gate oxide thickness
본 연구에서는 Ding 등의 방법과 달리 급수형태의 전위분포를 구할 때, 전하분포로써 가우스함수를 이용하였다. 가우스함수는 이온주입범위와 분포편차에 대하여 변화하며 특히 이온주입범위는 채널두께방향으로 최대 도핑농도의 위치를 정의하는 중요한 파라미터이다. 그러므로 본 연구에서는 최대도핑농도를 갖는 위치가 변화할 때 DIBL의 변화를 그림 5 에 도시하였다. 그림 5 에 도시한 바와 같이 최대도핑농도가 10 15 / cm 3 일 때와 10 18 / cm 3 일 경우를 비교하였으며 이온주입범위와 채널두께의 비가 0.1, 0.3, 0.5, 0.7, 0.9 일 경우 DIBL값을 도시하였다. 먼저 그림 3 에서도 설명한 바와 같이 도핑 농도가 증가하면 DIBL값은 감소하는 것을 알 수 있다. 특히 Rp / tsi 가 0.5 이하에서 Lg / tsi 값이 2 이하로 작으면 DIBL값에 큰 변화를 보이고 있었다. 이는 최대도핑농도가 상단 게이트에 근접한 위치에 존재하는 경우로써 상단 게이트 근처에서 도핑농도가 변화하면 문턱전압에 직접적으로 영향을 미치고 있다는 것을 알 수 있다.
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a) Np = 1015/cm3의 경우와 b) Np = 1018/cm3의 경우 이온주입범위의 위치를 파라미터로 하여 구한 Lg/tsi에 따른 DIBL의 변화 Fig. 5 The change of DIBL for Lg/tsi with parameter of projected range in case of a) Np = 1015/cm3and b) Np = 1018/cm3
특히 그림 5 b)에서 알 수 있듯이 최대도핑농도가 Np = 10 18 / cm 3 으로 매우 증가하면 Rp / tsi 이 0.5보다 클 경우 즉, 최대도핑농도의 위치가 하단 게이트 단자에 근접할 경우, DIBL 값은 거의 변화가 없이 일정하며 매우 작은 값을 갖고 있다는 것을 관찰할 수 있다. 그림 5 의 결과에서 알 수 있듯이 최대도핑농도의 위치는 하단 게이트 단자에 가까울수록 DIBL을 작게 유지할 수 있을 것이다.
Ⅳ. 결 론
본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소현상의 변화에 대하여 분석하였다. 이를 위하여 급수 형태의 전위분포함수를 구하였으며 이때 전하분포로는 가우스함수를 이용하였다. 이와 같이 구한 전위분포를 이용하여 차단전류모델을 설정하고 차단전류를 이용하여 DIBL을 채널길이와 두께의 비에 따라 분석하였다.
결과적으로 Lg / tsi 이 작은 영역에서는 채널길이가 감소할수록 DIBL이 감소하며 Lg / tsi 이 큰 영역에서는 채널길이가 증가할수록 DIBL이 증가한다는 것을 알 수 있다. 또한 최대도핑농도가 증가할수록 DIBL의 변곡이 발생하는 Lg / tsi 값은 감소하는 것을 알 수 있다. 산화막 두께를 파라미터로 분석한 결과, DIBL이 변곡되는 Lg / tsi 값은 산화막 두께가 증가할수록 증가하는 것을 알 수 있었으나 산화막 두께 변화에 관계없이 1< Lg / tsi <2의 작은 영역에서 발생하고 있다는 것을 알 수 있었다. 마지막으로 최대도핑농도의 위치가 하단 게이트 단자에 근접할 경우, DIBL 값은 거의 변화가 없이 일정하며 매우 작을 값을 갖고 있다는 것을 알 수 있었다. 이상의 결과에서 알 수 있듯이 채널길이와 두께의 비에 따라 DIBL은 큰 영향을 받으며 본 연구의 자료는 향후 비대칭 DGMOSFET 설계에 기초자료로 사용될 수 있다고 사료된다.
BIO
정학기(Hak Kee Jung)
1983.3 아주대학교 전자공학과 B.S.
1985.3 연세대학교 전자공학과M.S.
1990.8 연세대학교전자공학과 Ph.D
1995.8 일본 오사카대학 교환교수
2005.8 호주 그리피스대학 교환교수
1990.3 ~ 현재 군산대학교 전자공학과 교수
2014.1 ~ 현재 한국정보통신학회 회장
※관심분야 : 반도체소자 시뮬레이션, 몬테칼로 시뮬레이션, 회로 및 시스템 해석 등
References
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