Advanced
Bottom Gate Voltage Dependent Threshold Voltage Roll-off of Asymmetric Double Gate MOSFET
Bottom Gate Voltage Dependent Threshold Voltage Roll-off of Asymmetric Double Gate MOSFET
Journal of the Korea Institute of Information and Communication Engineering. 2014. Jun, 18(6): 1422-1428
Copyright © 2014, The Korea Institute of Information and Commucation Engineering
This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/li-censes/by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.
  • Received : May 01, 2014
  • Accepted : June 09, 2014
  • Published : June 30, 2014
Download
PDF
e-PUB
PubReader
PPT
Export by style
Share
Article
Author
Metrics
Cited by
TagCloud
About the Authors
학기 정
hkjung@kunsan.ac.kr

Abstract
본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 10 −7 A /㎛일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.
Keywords
Ⅰ. 서 론
삼성전자는 올해 차세대 반도체소자로 개발되고 있는 3차원 수직 적층 공정을 적용한 3차원 원통형 CTF(3D Charge Trap Flash)셀 구조를 이용하여 3차원 수직구조 낸드플래시 메모리의 양산에 돌입했다 [1] . 이와같이 기존에 사용하는 MOSFET의 구조를 발전시켜 집적도향상 및 속도/전력소비 등의 기능을 발전시켜나가고 있다. 즉, 소자의 기본구조를 3차원으로 제작함으로써 기존의 CMOSFET를 이용한 고집적회로에서 발생하는 단채널효과 등의 문제점도 해결할 수 있다. 특히 CMOSFET의 경우, 20nm이하의 초미세 트랜지스터 제작에 어려움을 격고 있었다. 단채널효과로는 문턱전압이하 스윙 특성의 저하, 문턱전압의 이동, 드레인유도장벽감소 등 이 있으며 이들은 트랜지스터동작에 심각한 저해요인으로 작용하여 결국 셀 동작에 악영향을 미치게 된다. 특히 문턱전압이동은 정확인 온-오프특성을 필요로 하는 디지털응용에 저해가 되며 고집적을 위한 생산성 향상에 걸림돌이 되고 있다. 이와같이 기존의 단채널 CMOSFET에서 필연적으로 발생하는 문턱전압이동 현상을 감소시키기 위하여 개발되고 있는 소자가 다중게이트 MOSFET [2 , 3] 이다.
다중게이트 MOSFET소자는 게이트전압에 의한 채널전류의 제어능력을 향상시키기 위하여 채널의 상하단에 게이트를 제작하는 이중게이트 MOSFET [4] , 핀(fin) 형태의 채널 하단을 제외한 상단 및 양측 면을 게이트 단자로 감싸도록 게이트를 제작하는 FinFET [5] , 그리고 채널을 원통형 게이트단자로 완전히 감싸아 제작하는 원통형 구조의 MOSFET 등이 현재 활발이 연구되고 있다. 본 연구에서는 가장 많은 연구가 진행되고 있으며 가장 간단한 구조로써 제작이 용이한 이중게이트 MOSFET구조에 대하여 문턱전압이동 현상을 고찰할 것이다. 이중게이트 MOSFET는 일반적으로 상하단 게이트 및 산화막을 동일하게 제작하는 대칭형 이중게이트 MOSFET와 상하단 게이트 단자에 각기 다른 값의 게이트 전압을 입력시킬 수 있는 비대칭형 이중게이트 MOSFET가 있다. 대칭형 이중게이트 MOSFET의 경우는 상하단의 게이트형태가 동일하고 동일한 게이트 전압을 인가하므로 제어단자인 게이트 단자의 역할이 제한적이다. 그러나 비대칭 이중게이트 MOSFET의 경우는 상하단 게이트에 각기 다른 전압을 인가시킬 수 있을 뿐만이 아니라 상하단 게이트 산화막의 두께도 달리 제작할 수 있어 대칭형 이중게이트 MOSFET에 비하여 제어능력이 우수하다. 그러므로 본 연구에서는 비대칭형 이중게이트 MOSFET에 대한 문턱전압이동현상이 하단게이트전압에 의하여 어떻게 조절할 수 있는지를 고찰할 것이다. Ding 등 [6] 은 채널 도핑농도를 일정하게 유지하면서 포아송방정식을 이용한 해석학적 전위분포를 구하였으나 본 연구에서는 실제 도핑농도에 가까운 가우스분포를 이용하여 해석학적 전위분포를 구할 것이다. 이 전위분포모델을 이용하여 하단게이트 전압이 문턱전압이동에 미치는 영향을 채널길이 및 채널두께의 변화에 대하여 고찰할 것이다.
2장에서는 비대칭 DGMOSFET에 대한 포아송방정식의 해석학적 전위모델 및 문턱전압모델에 대하여 설명할 것이며 3장에서 하단게이트 전압에 따른 문턱전압의 이동에 대하여 고찰 할 것이다. 또한 4장에서 결론을 맺고자 한다.
Ⅱ. 비대칭 이중게이트 MOSFET의 전위분포 및 문턱전압 모델
비대칭 DGMOSFET는 4단자 소자로서 그림 1 과 같이 상단 게이트전압 Vɡf 와 하단게이트 전압 Vɡb 를 각기 달리 인가시킬 수 있다. 채널내 전위분포를 구하기 위하여 다음과 같이 2차원 포아송방정식을 이용하였다.
PPT Slide
Lager Image
비대칭 이중게이트 MOSFET의 개략도 Fig. 1 Schematic view of asymmetric double gate MOSFET
PPT Slide
Lager Image
여기서 ∊ si 는 실리콘의 유전율이며 n (𝓍)는
PPT Slide
Lager Image
와 같은 가우스함수를 이용한다. 여기서 N p 는 최대 도핑 분포 값, R p 와 σ p 는 각각 이온주입범위 및 분포편차를 나타낸다. 채널 폭 W 방향으로의 전위분포 변화는 대칭 DGMOSFET와 동일하게 무시할 수 있으므로 𝓍,𝓎방향에 대해서만 전위분포를 구한다 [5] .
식 (1)을 풀면 다음과 같은 급수형태의 전위분포를 구할 수 있다 [6] .
PPT Slide
Lager Image
PPT Slide
Lager Image
이며 여기서 n 은 정수, kn = n π/ Lg 이며 Vs 는 소스전압, Vd 는 드레인 전압, An (𝓍)는 참고문헌 [7] 에 표기하였다. A 는 적분 상수이다. 또한 An (𝓍)에 나타나는 상수 B 1 , B 2 , b 1 , b 2 , Cn , Dn 도 참고문헌 [7] 에 표기하였다.
드레인전류 모델을 설정하기 위하여 맥스웰-볼츠만 통계를 이용하면 그림 2 와 같이 소스에서 드레인까지 전위장벽을 넘어 이동하는 전자의 수는
PPT Slide
Lager Image
채널내 에너지밴드구조 및 드레인전류 개략도 Fig. 2 Schematic diagram of energy band structure and drain current
PPT Slide
Lager Image
이다. 여기서 ni 는 순수반도체 전자농도이며 NA 는 채널도핑농도 그리고 ϕ min (𝓍) 는 𝓎에 상단게이트의 표면 전위 중 최소값을 갖는 𝓎 min 값을 구한 후, 식 (3)에 대입하며 구한 최소 전위분포 값이다.
식 (5)에서𝓍는 다음과 같은 식에서 전도중심 𝓍 eff 값을 대입하여 이동 전자의 수를 구한다.
PPT Slide
Lager Image
이때 랜덤하게 운동하는 전자들의 1/6이 소스에서 드레인으로 향할 것이며 단위시간당 tsi W 면적의 드레인에 도착하는 전자의 수를 이용하여 그림 2 의 드레인 전류 Id 를 구하면
PPT Slide
Lager Image
이다. 여기서 𝜐 th 는 열속도이다. 이와 같이 구한 드레인 전류가 1 ㎛의 단위 채널 폭당 0.1μ A 일 때, 상단게이트 전압을 문턱전압으로 정의한다 [8] .
본 연구에서는 이와 같이 구한 문턱전압이 하단 게이트전압의 변화에 대하여 채널길이 및 채널두께에 따른 변화를 고찰하고자 한다.
Ⅲ. 하단게이트 전압에 대한 문턱전압 의 변화 고찰
본 연구에서 제시한 모델의 타당성을 고찰하기 위하여 그림 3 에 ALTAS 시뮬레이션의 결과 [9] 와 비교하였다.
PPT Slide
Lager Image
채널길이에 따른 문턱전압이동현상의 2차원 수치해석적 해와 본 연구에서 제시한 모델의 비교 Fig. 3 Comparison of threshold voltages of this model with those of two dimensional numerical simulation for channel length
시뮬레이션조건은 이차원 수치해석학적의 경우 와 본 연구에서 사용한 모델에서 공히 tsi = 10 nm , t ox1 =1.5 nm , t ox2 =1.5 nm , Rp = σ p =5 nm , Np = 10 16 / cm 3 , Vd = 0.1 V 등이다. 본 연구에서 사용한 비대칭 이중게이트 MOSFET의 경우는 하단게이트 전압을 별도로 인가할 수 있으며 하단게이트 전압 0.8~0.9 V사이로 인가할 경우, 이차원 수치해석학적 해와 잘 일치하는 것을 알 수 있다. 그림 3 의 결과에서 알 수 있듯이 채널길이가 약 40 nm이하에서 단채널 효과에 의한 문턱전압이동현상이 급격히 발생하고 있다. 그러므로 본 연구에서 제시한 모델을 이용하여 하단게이트 전압이 채널길이 및 채널두께가 변화할 때 문턱전압 이동현상에 미치는 영향을 관찰하고자한다.
그림 4 에 하단게이트 전압이 0 V에서 1.0 V까지 변화할 때 채널길이에 대한 문턱전압이동현상을 도시하였다. 표기한 시뮬레이션조건 이외에 다른 변수값은 Rp = σ p =5 nm , Np = 10 16 / cm 3 , Vd = 0.1 V 등이다. 그림에서 알 수 있듯이 단채널효과에 의하여 채널길이가 짧아지면 문턱전압이 감소하는 이동현상이 발생하고 있다. 또한 하단게이트 전압이 증가할수록 문턱전압은 감소하나 문턱전압이동현상이 심각하게 발생하고 있다. 그러나 하단게이트전압이 거의 0.1 V에 근접할 경우 0 V이하의 문턱전압을 갖는 문제점을 나타 낸다.
PPT Slide
Lager Image
하단게이트 전압이 변화할 때 채널길이에 따른 문턱전압이동현상 (a) tsi = 10nm, tox1 = tox2 = 1nm일 때 (b) tsi = 20nm, tox1 = tox2= 1nm일 때 Fig. 4 Threshold voltage roll-off for channel length with a parameter of bottom gate voltage in the case of (a) tsi = 10nm, tox1 = tox2 = 1nm and (b) tsi = 20nm, tox1 = tox2= 1nm
문턱전압은 낮을수록 소자특성이 우수하나 부호가 바뀌면 소자동작에 문제가 생기므로 하단게이트전압을 너무 크게 설정하지 말아야할 것이다. 그림 4(a) 4(b )를 비교해 보면 채널두께가 증가할수록 문턱전압은 감소하나 문턱전압이동현상은 더욱 심각하게 발생하고 있었다. 또한 채널길이에 대한 문턱전압의 변화율도 채널두께가 클 때 더욱 증가하는 것을 알 수 있었다. 그러나 채널두께가 클 경우, 채널길이가 증가할수록 하단게이트 전압에 대한 문턱전압의 변화율은 작아지는 것을 관찰할 수 있었다. 그림 4(b) 에서 알 수 있듯이 채널길이가 짧아지면서 채널두께가 커지면 하단게이트 전압이 0.5 V 정도에서도 문턱전압의 부호가 바뀌는 심각한 문제를 발생시키는 것을 관찰 할 수 있었다.
채널두께가 변화할 때 하단게이트 전압에 대한 문턱전압이동현상을 좀 더 구체적으로 고찰하기 위하여 그림 5 에 채널두께에 대한 문턱전압의 변화를 도시하였다.
PPT Slide
Lager Image
하단게이트 전압이 변화할 때 채널두께에 따른 문턱전 압이동현상 (a) Lg = 30nm,tox1 = tox2 = 1nm일 때 (b) Lg= 40nm,tox1 = tox2 = 1nm일 때 Fig. 5 Threshold voltage roll-off for channel thickness with a parameter of bottom gate voltage in the case of (a) Lg = 30nm,tox1 = tox2 = 1nm and (b) Lg= 40nm,tox1 = tox2 = 1nm
표기한 시뮬레이션조건 이외에 다른 변수값은 그림 4 와 마찬가지로 Rp = σ p =5 nm , Np = 10 16 / cm 3 , Vd = 0.1 V 등이다. 그림 4 와 비교해보면 채널길이에 대한 문턱전압이동보다 채널두께에 대한 문턱전압이동이 심각하게 발생하고 있다는 것을 관찰할 수 있다. 특히 채널길이가 짧을 경우 채널두께에 대한 문턱전 압이동은 더욱 심각하게 발생하고 있었다. 그림 5(a) 5(b) 에서 알 수 있듯이 채널길이 변화의 경우와 달리 채널두께는 증가할수록 문턱전압이 감소하는 것을 관찰할 수 있다. 이는 상대적으로 채널두께가 증가하면 채널길이가 감소하는 효과 때문으로 사료된다. 두께가 그림에서 알 수 있듯이 채널길이에 관계없이 채널두께가 증가하면 하단게이트 전압이 증가할수록 문턱전압이 감소하는 것을 알 수 있다. 그림 5(a) 5(b) 를 비교해 보면 채널길이가 짧을 경우 하단게이트 전압에 의한 문턱전압의 변화율이 크다는 것을 알 수 있다.
특히 그림 5(a) 에서 알 수 있듯이 채널길이가 짧으면 채널두께가 증가할 때 문턱전압의 부호가 바뀌는 영역이 대부분의 하단게이트 전압에서 발생하고 있다는 것을 관찰할 수 있다.그러나 그림 5(b) 에서도 알 수 있듯이 채널길이가 약간만 증가하여도 하단게이트 전압이 0.7 V이하에선 문턱전압의 부호를 유지하고 있다는 것을 관찰할 수 있다.
그림 4 그림 5 에서 설명한 채널두께 및 채널길이에 대하여 하단게이트 전압이 문턱전압에 미치는 영향을 그림 6 에 종합적으로 도시하였다. 채널길이가 커질수록 채널두께변화에 대한 문턱전압의 변화가 감소하는 것을 알 수 있었다. 또한 하단게이트 전압이 증가할수록 문턱전압이동현상이 크게 발생하는 것을 관찰할 수 있었다. 그리고 채널두께가 증가하면 문턱전압도 감소하고 있다는 것을 관찰할 수 있었다. 그림 6(a) 6(b) 를 비교해보면 채널길이가 짧아지면 단채널효과에 의하여 문턱전압이 전반적으로 감소하며 채널두께 변화에 대한 문턱전압의 이동현상도 더욱 크게 나타나고 있었다. 그림 6(a) 에서 하단게이트 전압에 따라 문턱전압이 거 의 일정하게 유지되다가 감소하는 것을 관찰할 수 있으 며 이와 같은 문턱전압 감소현상은 채널두께가 클 때 하단게이트 전압이 더욱 작은 경우에 발생하는 것을 관찰할 수 있다.
PPT Slide
Lager Image
채널길이 및 두께가 변화할 때 하단게이트 전압에 대한 문턱전압이동 현상 (a) Lg = 40nm,tox1 = tox2 = 1nm일 때 (b) Lg= 30nm,tox1 = tox2 = 1nm일 때 Fig. 6 Threshold voltage roll-off for bottom gate voltage with a parameter of channel length and thickness in the case of (a) Lg = 40nm,tox1 = tox2 = 1nm and (b) Lg= 30nm,tox1 = tox2 = 1nm
이와 같은 현상은 그림 6(b) 와 같이 채널길이가 감소한 경우도 마찬가지로 발생하나 그 정도가 더욱 심각하다는 것을 관찰할 수 있다. 특히 채널길이가 30 nm이고 채널두께가 20 nm 정도로 tsi/ Lɡ 의 비가 거의 1에 가까우면 하단게이트 전압에 역비례하는 관계를 보이며 하단게이트 전압이 0 V정도에서부터 문턱전압이 감소하는 이동현상이 발생하는 것을 알 수 있다. 그러므로 문턱전압이동현상을 감소시키기 위하여 tsi/ Lɡ 의 값을 가능하면 작게 유지하여야하며 하단게이트 전압도 낮게 유지하여야함을 알 수 있다.
Ⅳ. 결 론
본 연구에서는 비대칭 이중게이트 MOSFET의 하단 게이트전압이 변화할 때 채널길이 및 채널두께에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으며 하단게이트 전압에 따라 문턱전압이동현상이 변화할 것이다. 그러므로 단채널 효과로 알려져 있는 문턱전압이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다.
문턱전압은 드레인 전류가 채널 폭 당 10 −7 A /㎛일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 채널두께가 증가할수록 그리고 채널길이가 감소할수록 문턱전압은 감소하나 문턱전압이동현상은 더욱 심각하게 발생하고 있었다. 하단게이트 전압이 작을 경우 문턱전압은 일정하게 유지되다가 하단게이트 전압이 증가할수록 문턱전압이동현상이 크게 발생하는 것을 관찰할 수 있었다. 또한 tsi/ Lg 의 비도 문턱전압이동현상의 변수가 되므로 향후 비대칭 이중게이트 MOSFET설계시 하단게이트 전압과 함께 고려되어야만 할 것이다.
BIO
정학기(Hak Kee Jung)
1983.3 아주대학교 전자공학과 B.S.
1985.3 연세대학교 전자공학과M.S.
1990.8 연세대학교전자공학과 Ph.D
1995.8 일본 오사카대학 교환교수
2005.8 호주 그리피스대학 교환교수
1990.3 ~ 현재 군산대학교 전자공학과 교수
2014.1 ~ 현재 한국정보통신학회 회장
※관심분야 : 반도체소자 시뮬레이션, 몬테칼로 시뮬레이션, 회로 및 시스템 해석 등
References
http://www.samsung.com/sec/news/presskit/3d-v-nand
Zhang P. , Jacques E. , Rogel R. , Bonnaud O. 2013 “P-type and N-type multi gate polycrystalline silicon vertical thin film transistors based on low-temperature technology,” Solid-State Electronics http://dx.doi.org/10.1016/j.sse.2013.04.021 86 (1) 1 - 5    DOI : 10.1016/j.sse.2013.04.021
Deng G. , Chen C. 2013 “Binary Multiplication Using Hybrid MOS and Multi-gate Single-Electron Transistors,” IEEE trans. on very large scale integration(VLSI) systems http://dx.doi.org/10.1109/TVLSI.2012.2217993 21 (9) 1573 - 1582    DOI : 10.1109/TVLSI.2012.2217993
Sengupta A. , Sarkar C.K. 2013 “Surface potential based analytical modeling of double gate MOSFET with Si and Au nano-dots embedded gate dielectric for non-volatile memory applications,” J. of Computational and Theoretical Nanoscience http://dx.doi.org/10.1166/jctn.2013.2788 10 (4) 906 - 913    DOI : 10.1166/jctn.2013.2788
Havaldar D. S. , Katti G. , DasGupta N. , DasGupta A. 2006 “Subthreshold Current Model of FinFETs Based on Analytical Solution of 3-D Poisson’s Equation,” IEEE Trans. Electron Devices 53 (4)
Ding Z. , Hu G. , Gu J. , Liu R. , Wang L. , Tang T. 2011 “An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs,” Microelectronics J. http://dx.doi.org/10.1016/j.mejo.2010.11.002 42 515 - 519    DOI : 10.1016/j.mejo.2010.11.002
Jung H.K. 2013 “Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function,” J. Korea Inst. Inf. Commun. Eng. http://dx.doi.org/10.6109/jkiice.2013.17.11.2621 17 (11) 2621 - 2626    DOI : 10.6109/jkiice.2013.17.11.2621
2001 TCAD Manual, Part.4: INSPEC ISE Integrated Systems Engineering AG Zurich, Switzerland 56 -
Tiwari P.K. , Kumar S. , Mittal S. , Srivastava V. , Pandey U. , Jit S. 2009 "A 2D Analytical Model of the Channel Potential and Threshold Voltage of Double-Gate(DG) MOSFETs with Vertical Gaussian Doping Profile," IMPACT-2009 India 14-16th Mar. 52 - 55