Advanced
Conduction Path Dependent Threshold Voltage for the Ratio of Top and Bottom Oxide Thickness of Asymmetric Double Gate MOSFET
Conduction Path Dependent Threshold Voltage for the Ratio of Top and Bottom Oxide Thickness of Asymmetric Double Gate MOSFET
Journal of the Korea Institute of Information and Communication Engineering. 2014. Nov, 18(11): 2709-2714
Copyright © 2014, The Korean Institute of Information and Commucation Engineering
This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/li-censes/by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.
  • Received : October 01, 2014
  • Accepted : November 05, 2014
  • Published : November 30, 2014
Download
PDF
e-PUB
PubReader
PPT
Export by style
Share
Article
Author
Metrics
Cited by
TagCloud
About the Authors
학기 정
hkjung@kunsan.ac.kr

Abstract
본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 산화막의 두께를 다르게 제작할 수 있어 문턱전압이하 영역에서 전류를 제어할 수 있는 요소가 증가하는 장점이 있다. 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심을 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였다. 이때 전하분포는 가우스분포함수를 이용하였다. 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰한 결과, 문턱전압은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 채널길이 및 채널두께의 절대값보다 비에 따라 문턱전압이 변하였으며 전도중심이 상단 게이트로 이동할 때 문턱전압은 증가하였다. 또한 분포편차보단 이온주입범위에 따라 문턱전압 및 전도중심이 크게 변화하였다.
Keywords
Ⅰ. 서 론
최근 삼성전자에서는 세계 최초로 32층 3차원 수직구조의 낸드플래시메모리를 이용하여 제작한 SSD(Solid State Drive)를 상용화하여 시판하기 시작하였다. 기존의 메모리에서는 선폭을 감소시켜 집적도를 향상시키고 소비전력을 감소시키기 위하여 노력하였으나 20 nm이하로 선폭을 감소시키기 어려워지면서 3차원 구조의 설계에 역량을 집중하고 있다. 현재 상용화된 SSD는 40 nm 낸드를 위로 쌓아 만든 구조이다. 이와 같이 선폭을 줄여 집적도를 향상시키기 보다는 설계시 구조적인 변화를 이용하여 집적도를 향상시키기 위한 노력을 하고 있다. 이와 함께 트랜지스터의 구조도 3차원적인 형태를 갖는 구조로 개발하고 있다. 이와 같은 노력의 일환으로 개발된 트랜지스터가 다중 게이트 MOSFET이다 [1] . 다중게이트 MOSFET는 여러 가지 구조로 분리되며 FinFET [2] 와 이중게이트 MOSFET [3] 로 대별할 수 있다. 그중에서 이중게이트 MOSFET는 구조가 간단하고 모델링이 용이하여 다방면으로 연구되고 있다. 이중게이트 MOSFET는 SOI(Silicon On Insulator) 구조 [4] 를 기반으로 개발된 트랜지스터로써 상하단에 게이트를 제작하여 채널내 전하흐름을 제어 하는 능력을 향상시켰으며 결국 채널길이감소에 의한 단채널효과를 줄일 수 있다는 장점이 있다. 트랜지스터의 설계에서 가장 중요한 요소는 트랜지스터의 On/Off 를 결정하는 정확한 문턱전압의 설계이다. 그러나 단채널시 발생하는 문턱전압이동 현상은 필연적이므로 이에 대한 연구가 활발히 진행되고 있다 [5] . 이중게이트 MOSFET는 상하단구조가 동일한 대칭형과 상하단 게이트구조를 달리 제작할 수 있는 비대칭형으로 구분할수 있다. 대칭형 이중게이트 MOSFET는 구조가 간단하여 제작이 용이하다는 장점이 있으나 단채널효과를 제어할 수 있는 구조적 파라미터가 비대칭구조보다 적어 단채널효과를 효율적으로 제어할 수 없다. 그러나 비대칭 이중게이트 MOSFET는 상하단게이트 산화막 구조뿐만이 아니라 상하단 게이트 인가전압을 다르게 할 수 있으므로 단채널효과를 제어할 수 있는 요소가 증가한다는 장점이 있다. 이에 본 연구에서는 비대칭 이중게이트 MOSFET의 문턱전압이 상하단 게이트 산화막 두께비에 따라 어떻게 변화하는지를 고찰하였다. 이를 위하여 포아송방정식을 풀어 해석학적 급수형태의 전위분포를 Ding 등의 연산방법을 이용하여 구하였다. Ding 등 [6] 은 전하분포를 상수값으로 주었으나 본 연구에서는 가우스분포함수를 이용하여 보다 실험값에 가깝도록 고찰하였다. 이와 같이 구한 해석학적 전위분포를 이용하여 문턱전압이하에서 차단전류를 구하였으며 10 -7 A/μm 의 차단전류일 때 상단 게이트전압을 문턱전압으로 정의하여 전도중심의 변화에 따른 문턱전압의 변화를 산화막 두께 비에 따라 관찰하였다. 이때 게이트 길이 및 두께 그리고 가우스분포함수의 이온주입 범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도 중심의 변화를 관찰하였다.
Ⅱ. 비대칭 이중게이트 MOSFET의 차단전류 및 문턱전압 모델
비대칭 이중게이트 MOSFET의 개략도를 그림 1 에 도시하였다. 그림 1 에서 알 수 있듯이 상단의 게이트 전압 Vgf 와 하단의 게이트 전압 Vgb 를 달리 인가할 수 있으며 이때 상하단의 산화막 두께를 각각 달리 지정할 수 있어 단채널효과를 제어할 수 있는 구조적 파라미터가 증가하는 것을 알 수 있다. 즉, 비대칭 이중게이트 MOSFET는 상단과 하단 게이트의 역할을 구분함으로 써 대칭구조의 이중게이트 MOSFET에서는 할 수 없는 전류제어 능력 향상이 이루어 질 것이다. Ding 등은 일정한 채널도핑농도를 이용하여 비대칭 이중게이트 MOSFET의 전위분포를 구하였으며 이를 이용하여 문턱전압이하 특성을 해석하였다. 그러나 도핑을 위하여 광범위하게 사용하는 기술인 이온주입법의 경우, 도핑 분포는 가우스분포함수를 따르므로 본 연구에서는 전하분포함수로 가우스분포함수를 사용하였다. 비대칭 이중게이트 MOSFET의 채널 내 전위분포를 구하기 위하여 식 (1)의 2차원 포아송방정식을 이용하였으며 이 때 전하분포는 식 (2)와 같이 표현되는 가우스분포함수를 이용하였다.
PPT Slide
Lager Image
비대칭 이중게이트 MOSFET의 개략도 Fig. 1 Schematic sectional diagram of asymmetric double gate MOSFET
PPT Slide
Lager Image
PPT Slide
Lager Image
여기서 Єsi 는 실리콘의 유전율이다. 이때 다음 조건과 같은 경계조건을 이용한다.
PPT Slide
Lager Image
여기서 Vs 는 소스 전압, Vd 는 드레인 전압, Vgf 는 평탄전압을 고려한 상단 게이트 전압, Vgb 는 평탄전압을 고려한 하단게이트 전압, 그리고 Cox 1 Cox 2 는 각각상단과 하단 게이트 산화막의 커패시턴스 값이다. 상단과 하단의 커패시턴스 값이 경계조건에 사용되며 이는 결국 전위분포에 영향을 미치는 요소로 작용한다는 것을 알 수 있다. 경계조건을 이용하여 식 (1)을 풀면 다음과 같은 급수형태의 전위분포를 구할 수 있다 [6] .
PPT Slide
Lager Image
PPT Slide
Lager Image
이며 여기서 n 은 정수, kn = / Lg 이며 An ( x )에 나타나는 상수 중 Cn Dn 은 다음과 같이 표현할 수 있다.
PPT Slide
Lager Image
식 (4)와 식 (5)에 나타나는 상수는 참고문헌 [7] 에 표기하였다. 랜덤하게 운동하는 전자들의 1/6이 소스에서 드레인으로 향할 것이며 단위시간당 tsiw 면적의 드레인에 도착하는 전자의 수를 이용하면 드레인 전류를 구할 수 있다. 이때 채널 내 전자의 수는 맥스웰-볼츠만통계를 이용하면 다음과 같이 구할 수 있다.
PPT Slide
Lager Image
여기서 ni 는 순수반도체 전자농도이며 ϕ min ( x )는 상단게이트의 표면전위 중 최소값을 갖는 y min 값을 구한 후, 식 (3)에 대입하며 구한 최소 전위분포 값이다. 식 (6)을 이용하여 드레인 전류를 구하면
PPT Slide
Lager Image
이다. 여기서 vth 는 열속도이다. 식 (6)과 식 (7)에서 x 값은 ϕ min ( x )의 형태에 의하여 구해지는 전도중심으로써 다음 식과 같이 구한 xeff 를 대입하여 구한다.
PPT Slide
Lager Image
이때 Vt = kT/q 이다.
식 (5)에서 알 수 있듯이 상하단 게이트 산화막 두께에 따라 변화하는 Cox 1 Cox 2 가 결국 식 (3)의 전위분포에 영향을 미치며 특히 Cox 1 / Cox 2 = tox2 / tox1 이므로 상하단 게이트 산화막 두께가 직접적으로 전위분포 및 드레인전류에 영향을 미치는 것을 알 수 있다. 그러므로 본 연구에서는 상하단 게이트 산화막 두께비에 따른 문턱전압의 변화 및 전도중심과의 관계를 분석하고자 한다.
Ⅲ. 비대칭 이중게이트 MOSFET의 문턱전압 및 전도중심 분석
본 연구에서 제시한 차단전류모델 및 문턱전압모델에 대한 타당성은 이미 발표된 논문 [8] 에서 입증되었으므로 본 연구에서는 2장에서 제시한 모델을 이용하여 문턱전압의 상하단 게이트 산화막에 대한 변화를 고찰 할 것이다. 하단게이트 전압을 파라미터로하여 전도중심 및 문턱전압의 변화를 상하단게이트 산화막 두께비에 따라 그림 2 에 도시하였다. tox2 tox1 보다 작을 경우 전도중심 및 문턱전압은 큰 변화를 보이다가 tox2 tox1 보다 커지면 전도중심의 위치 및 문턱전압이 포화되는 것을 알 수 있다.
PPT Slide
Lager Image
상하단 게이트 산화막 두께비에 따른 문턱전압 및 전도중심의 변화 (a) Vgb=0.2V일 때 (b) Vgb=0.5V일 때 Fig. 2 The change of threshold voltage and conduction path for ratio of top and bottom gate oxide thickness in case of (a) Vgb=0.2V and (b) Vgb=0.5V
하단게이트 전압이 증가하면 문턱전압은 감소하고 전도중심은 더욱 채널의 중심으로 이동하는 것을 알 수 있다. 그러므로 전도중심이 채널내부로 이동할수록 문턱전압은 감소하는 것을 알 수 있다.
그림 3 에 모든 조건을 그림 2 (a)의 경우와 동일하게 고정시킨 후, 단지 채널길이만 40 nm로 증가시켜 채널길이 증가효과를 관찰하였다. 채널길이가 증가하면 문턱전압은 약간 증가하며 전도중심은 상단게이트 방향으로 약간 이동하는 것을 관찰할 수 있다. 즉, 그림 2 (a) 와 그림 3 을 비교하면 채널길이가 감소하면 단채널효과에 의하여 문턱전압이동 현상이 발생하고 있다는 것을 알 수 있다. 그러나 상하단 게이트 산화막 두께 비에 따른 문턱전압 및 전도중심의 변화 경향은 거의 동일하였다.
PPT Slide
Lager Image
채널길이만 증가시켰을 경우 상하단 게이트 산화막 두께비에 따른 문턱전압 및 전도중심의 변화일 때 Fig. 3 The change of threshold voltage and conduction path for ratio of top and bottom gate oxide thickness in case of increasing channel length
그림 4 그림 3 과 동일한 조건이고 다만 채널두께만 20 nm로 증가시킨 후, 문턱전압 및 전도중심의 변화를 도시하였다. 이 경우 그림 2 (b)와 비교해 보면 채널길이 및 채널두께가 동시에 증가한 경우이므로 변화추이가 그림 2 (b)와 거의 동일하다는 것을 관찰할 수 있다. 특히 문턱전압의 경우는 거의 동일한 결과를 얻을 수 있었으며 전도중심의 변화도 거의 일치하는 것을 관찰할 수 있었다. 즉, 채널길이 및 채널두께의 절대값의 변화보단 상대적인 비가 문턱전압에 더욱 큰 영향을 미치고 있었다. 다만 그림 2 (b)와 그림 4 에서 하단 게이트 전압에 의한 문턱전압 및 전도중심의 약간의 변화만 관찰할 수 있었다.
PPT Slide
Lager Image
채널두께만 증가시켰을 경우 상하단 게이트 산화막 두께비에 따른 문턱전압 및 전도중심의 변화일 때 Fig. 4 The change of threshold voltage and conduction path for ratio of top and bottom gate oxide thickness in case of increasing channel thickness
도핑분포함수의 형태에 따른 문턱전압 및 전도중심의 변화를 관찰하기 위하여 그림 5 에 이온주입범위의 변화에 대한 문턱전압 및 전도중심의 변화를 상하단 게이트 산화막 두께비에 따라 관찰한 결과를 도시하였다. 도핑분포함수에 따른 변화는 고 도핑에서만 관측할 수 있었으므로 10 18 / cm 3 정도로 채널이 고 도핑된 경우만 관찰하였다. 이 때 이온주입범위가 5 nm미만의 경우 문턱전압은 상하단 게이트 산화막 두께비의 증가에 따라 단조감소하는 경향을 보이나 이온주입범위가 7 nm로 증가하면 tox2 tox1 보다 작을 경우 증가하다가 tox2 tox1 보다 커지면 단조감소하는 경향을 보이고 있었다. 전도중심의 변화에서도 이온주입범위가 5 nm이하에서 는 거의 동일한 위치를 보이나 7 nm로 증가하면 전도중심이 상단게이트로 이동하며 상대적으로 문턱전압은 증가하는 것을 알 수 있다.
PPT Slide
Lager Image
이온주입범위를 파라미터로 관측한 상하단 게이트 산화막 두께비에 따른 (a) 문턱전압 및 (b) 전도중심의 변화 Fig. 5 The change of (a) threshold voltage and (b) conduction path for ratio of top and bottom gate oxide thickness with a parameter of projected range
분포편차를 파라미터로 하여 상하단 게이트 산화막두께비의 변화에 따른 문턱전압 및 전도중심의 변화를 그림 6 에 도시하였다. 그림 5 와 달리 분포편차의 경우는 5 nm를 기준으로 증가 및 감소하여도 문턱전압은 상하단 게이트 산화막 두께비에 따라 단조 감소하는 것을 알 수 있었다. 또한 분포편차가 증가할수록 문턱전압도 증가하며 변화율은 거의 일정하였다. 전도중심의 경우도 거의 분포편차에 대하여 거의 일정한 변화를 보이고 있었다. 이와 같이 분포편차의 변화는 문턱전압 및 전도중심에 이온주입범위보다 큰 영향을 미치고 있지 않았다.
PPT Slide
Lager Image
분포편차를 파라미터로 관측한 상하단 게이트 산화막 두께비에 따른 a) 문턱전압 및 b) 전도중심의 변화 Fig. 6 The change of a) threshold voltage and b) conduction path for ratio of top and bottom gate oxide thickness with a parameter of standard projected deviation
즉 비대칭 이중게이트 MOSFET 제작 시 분포편차보다는 이온주입범위에 더욱 주의하여야 할 것이다.
Ⅳ. 결 론
본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하였다. 특히 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰하여 결과를 비교·설명하였다.
하단게이트 전압이 증가하면 문턱전압은 감소하고 전도중심은 더욱 채널의 중심으로 이동하는 것을 알 수 있었으며 채널길이가 감소하면 단채널효과에 의하여 문턱전압이동 현상이 발생하고 있다는 것을 알 수 있다. 또한 채널길이 및 채널두께의 절대값의 변화보단 상대적인 비가 문턱전압에 더욱 큰 영향을 미치고 있었다. 도핑분포함수 중, 이온주입범위가 5 nm미만의 경우 문턱전압은 상하단 게이트 산화막 두께비의 증가에 따라 단조감소하는 경향을 보이나 이온주입범위가 7 nm로 증가하면 tox2 tox1 보다 작을 경우 증가하다가 tox2 tox1 보다 커지면 단조감소하는 경향을 보이고 있었다. 그러나 분포편차 변화에 대한 문턱전압 및 전도중심의 변화는 극히 미미하였으므로 비대칭 이중게이트 MOSFET 설계시 이 점에 유의하여야 할 것이다.
BIO
정학기(Hak Kee Jung)
1983.3 아주대학교 전자공학과 B.S.
1985.3 연세대학교 전자공학과M.S.
1990.8 연세대학교전자공학과 Ph.D
1995.8 일본 오사카대학 교환교수
2005.8 호주 그리피스대학 교환교수
1990.3-현재 군산대학교 전자공학과 교수
2014.1-현재 한국정보통신학회 회장
※관심분야 : 반도체소자 시뮬레이션, 몬테칼로 시뮬레이션, 회로 및 시스템 해석 등
References
Lee S.M. , Kim J.Y. , Yu C.G. , Park J.T. 2013 “A Comparative study on hot carrier effects in inversion-mode and junctionless MugFETs,” Solid-State Electronics 79 253 - 257    DOI : 10.1016/j.sse.2012.07.001
Seville G.A.T. , Rojas J.P. , Fahad H.M. , Hussain A.M. , Smith C.E. , Hussain M.M. , Ghanem R. 2014 “Flexible and transparant silicon-on-polymer based sub-20 nm non-planar 3D FinFET for brain-architecture inspired computation,” Advanced Materials 26 (18) 2794 - 2799    DOI : 10.1002/adma.201305309
Roldan J.B. , Gonzalez B. , Iniguez B. , Roldan A.M. , Lazaro A. , Cerdeira A. 2013 “In-depth analysis and modelling of self-heating effects in nanometric DGMOSFETs,” Solidstate electronics 79 (1) 179 - 184    DOI : 10.1016/j.sse.2012.07.017
Ali K.B. , Raskin J.P. , Gharsallah A. , Neve C.R. 2014 “RF performance of SOI CMOS technology on commercial 200-mm enhanced signal integrity high resistivity SOI substrate,” IEEE Trans. on Electron Devices 61 (3) 722 - 728    DOI : 10.1109/TED.2014.2302685
Li Y. , Hwang C.H. 2008 “Discrete-dopant-fluctuated threshold voltage roll-off in sub-16 nm bulk fin-type field effects transistors,” Japanese Journal of Applied Physics 47 (4) 2580 - 2584    DOI : 10.1143/JJAP.47.2580
Ding Z. , Hu G. , Gu J. , Liu R. , Wang L. , Tang T. 2011 “An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs,” Microelectronics J. 42 515 - 519    DOI : 10.1016/j.mejo.2010.11.002
Jung Hakkee 2013 Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function J. of KIICE 17 (11) 2621 - 2626
Jung H.K. , Kwon H.S. 2014 “Analysis of Channel Dimension Dependent Threshold Voltage for Asymmetric DGMOSFET,” International Conference on Future Information & Communication Engineering 6 (1) 299 - 302